課.程.目.標 |
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設計出可制造的數(shù)字集成電路芯片。 |
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培.養(yǎng).對.象 |
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具備硬件系統(tǒng)開發(fā)設計經驗的工程師，或者具有一定基礎的電子類專業(yè)的大學生和研究生。 |
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入.學.要.求 |
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學員學習本課程應具備下列基礎知識：
◆ 具備硬件系統(tǒng)開發(fā)設計經驗的工程師，或者具有一定數(shù)字電路基礎；
☆合格學員免費頒發(fā)相關資格證書，提升您的職業(yè)資質
作為最早專注于嵌入式培訓的專業(yè)機構，曙海嵌入式學院提供的證書得到本行業(yè)的廣泛認
可，學員的能力得到大家的認同。
☆合格學員免費推薦工作
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班.級.規(guī).模.及.環(huán).境 |
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為了保證培訓效果，增加互動環(huán)節(jié)，我們堅持小班授課，每期報名人數(shù)限5人，多余人員安排到下一期進行。 |
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時.間.地.點 |
上課地點：【上�！浚和瑵髮W(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：深圳大學成教院/ 電影大廈(地鐵一號線大劇院站)【北京分部】：福鑫大樓/北京中山學院 【武漢分部】：佳源大廈（高新二路） 【南京分部】：金港大廈(和燕路) 【成都分部】：領館區(qū)1號（中和大道）
最近開課時間(連續(xù)班/周末班/晚班）：芯片設計開課：2025年12月15日..以質量贏得尊重節(jié)假日班火熱報名中.....實戰(zhàn)培訓......直播、現(xiàn)場培訓皆可....用心服務..............--即將開課----即將開課，請咨詢客服。
本課程每期班限額5名，報滿即停止報名，請?zhí)崆霸诰�或電話預約
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學時和費用 |
◆課時： 共6天,36學時
◆外地學員：代理安排食宿（需提前預定） |
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.最.新.優(yōu).惠. |
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◆團體報名優(yōu)惠措施：兩人95折優(yōu)惠，三人或三人以上9折優(yōu)惠 。注意：在讀學生憑學生證，即使一個人也優(yōu)惠500元。 |
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.質.量.保.障. |
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1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
2、培訓結束后,培訓老師留給學員手機和Email,免費提供半年的技術支持，充分保證培訓后出效果；
3、培訓合格學員可享受免費推薦就業(yè)機會。 ☆合格學員免費頒發(fā)相關工程師等資格證書，提升您的職業(yè)資質。專注高端培訓13年，曙海提供的證書得到本行業(yè)的廣泛認可，學員的能力得到大家的認同，受到用人單位的廣泛贊譽。 |
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課.程.進.度.安.排 |
.課.程.大.綱. |
| 第一階段 |
| 1、Cadence設計平臺DFII及啟動命令ICFB
1.1 Cadence設計平臺
1.2 啟動Cadence
2、Composer原理圖輸入工具
2.1 啟動Cadence建立一個新的工作庫
2.2 建立新單元
2.3 晶體管級原理圖
3、 變量、端口和單元的命名規(guī)則
4、Verilog仿真
4.1 Composer原理圖的Verilog仿真
4.2 Composer工具中的行為級Verilog代碼
4.3 獨立的Verilog仿真
4.4 Verilog仿真中的時序 |
| 實驗：mips處理器設計 |
第二階段 |
1、Virtuoso版圖編輯器
2.1 反相器原理圖
2.2 反相器版圖
2.3 打印版圖
2.4 生成提取視圖
2.4 版圖對照原理圖檢查
3 單元設計全流程
4、標準單元設計模板
4.1 標準單元幾何尺寸說明
4.2 標準單元I/O端口布置
4.3 標準單元晶體管尺寸選擇 |
| 實驗：單元設計 |
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第三階段 |
1 Spectre模擬仿真器
1.1 原理圖仿真（瞬態(tài)仿真）
1.2 Spectre模擬環(huán)境下仿真
1.3 用配置視圖仿真
1.4 模擬／數(shù)字混合仿真
1.5 靜態(tài)仿真
1.6 參數(shù)化仿真
1.7 功耗測量
2 單元表征
2.1 Liberty文件格式
2.2 用ELC表征單元
2.3 用Spectre表征單元
2.4 把Liberty轉換成Synopsys數(shù)據(jù)庫格式
3 Verilog綜合
3.1 用dc_shell進行Synopsys Design Compiler綜合
3.2 Cadence RTL Compiler綜合
3.3 把結構描述Verilog輸入到CadenceDFII設計平臺中
3.4 綜合后Verilog仿真 |
| 實驗：綜合后Verilog仿真 |
第四階段 |
1、 抽象生成
1.1 將庫讀入到Abstract中
1.2 找出單元中的端口
1.3 提取步驟
1.4 抽象步驟
1.5 生成LEF（庫轉換格式）文件
1.6 修改LEF文件
2 SOC Encounter布局布線
2.1 Encounter用戶圖形界面
2.2 用配置文件進行設計輸入
2.3 編寫SOC Encounter腳本
3 芯片組裝
3.1 用ccar進行模塊布線
3.2 用ccar完成內核至焊盤框的布線
3.3 生成最終的GDSII
4 微型MIPS處理器
4.1 微型MIPS處理器
4.2 微型MIPS：展平設計工具流程
4.3 微型MIPS：層次化設計工具流程 |
實驗：
1、抽象生成
2、SOC Encounter布局布線和芯片組裝 |
第五階段 |
1、基于IP核的設計,IP核的SoC設計方法
2、cmos工藝基礎
2.1 mos器件物理本質
2.2 基本的cmos制造流程 533
2.3、展望 |
| 實驗：IP核的SoC設計 |
第六階段 微型MIPS處理器項目實戰(zhàn) |
1 微型MIPS處理器
1.2 微型MIPS：展平設計工具流程
1.2.1 綜合
1.2.2 布局布線
1.2.3 仿真
1.2.4 最終組裝
1.3 微型MIPS：層次化設計工具流程
1.3.1 綜合
1.3.2 宏模塊內布局布線
1.3.3 準備層次結構中的定制電路
1.3.4 生成宏模塊的抽象視圖
1.3.5 含宏模塊的布局布線
1.3.6 仿真
1.3.7 最終組裝 |
第七階段 DSP系統(tǒng)的VLSI設計 |
1，數(shù)字信號處理算法
2，DFG分析
3，F(xiàn)PGA數(shù)字信號處理系統(tǒng)
4，IP軟核驗證
5， A/D與D/A電路 |
實驗：
1、 DSP處理器設計
2、Verilog HDL練習 |
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