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上課地點：【上�！浚和瑵髮W(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：深圳大學成教院/ 電影大廈(地鐵一號線大劇院站)【北京分部】：福鑫大樓/北京中山學院【武漢分部】：佳源大廈（高新二路）【南京分部】：金港大廈(和燕路) 【成都分部】：領館區1號（中和大道）
最近開課時間(連續班/周末班/晚班）：IC版圖設計與驗證培訓課程：2025年12月15日..以質量贏得尊重節假日班火熱報名中.....實戰培訓......直播、現場培訓皆可....用心服務..............--即將開課----即將開課，請咨詢客服。

學時

　    ◆課時：共6天,36學時

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　　IC版圖設計與驗證培訓課程

　Virtuoso Layout Editor是Cadence 功能強大的全定制數字和模擬IC版圖編輯器。新型的強大的命令集同先進的版圖編輯技術相結合，使其支持純多邊形、參數化單元、符號化版圖與壓縮、版圖綜合等多種輸入方法，快速的設計層次瀏覽以及多窗口環境使用戶可同時編輯多個設計。Assura物理驗證系統與Virtuoso無縫集成，組成完整的在線版圖設計和驗證環境。Virtuoso是廣泛用于世界頂尖的半導體廠商標準的設計環境。
　　 Assura系列產品是面向深亞微米IC設計(<0.25um)的版圖驗證、參數提取的最新解決方案，可用批處理或交互式模式對GDSII或Cadence的DFII數據庫進行驗證。Assura使用了層次化處理方法，為設計者提供了容量、性能、特征和精度等方面的突出性能，可滿足全芯片驗證的需要。Assura系列產品就為深亞微米模擬和混合信號設計提供了最佳完整的從前端到后端解決方案。通過與業界使用最廣泛的模擬電路設計環境（DFII, ADE、VLE等）緊密集成在一起，Assura已經成為今天和將來全定制電路設計的最佳選擇。

課程安排: Virtuoso Layout Editor & Assura Physical Verification (day 1-2)
階段 1:
Introduction
The Layout Editor Environment??
Layout Editor Basics
The Layout Editor Environment (Lab1)
The Layout Editor Commands (Lab2)
Layout Editor Basics (Lab3)

階段 2 :
Creating and Editing?DESIGNS
Virtuoso Layout Editor Turbo
Assura Physical Verification (DRC LVS)
Creating and Editing?DESIGNS?(Lab4)
Virtuoso Layout Editor Turbo (Lab5)
Assura Physical Verification (Lab6)