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上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：深圳大學成教院/ 電影大廈(地鐵一號線大劇院站)【北京分部】：福鑫大樓/北京中山學院【武漢分部】：佳源大廈（高新二路）【南京分部】：金港大廈(和燕路) 【成都分部】：領館區1號（中和大道）
最近開課時間(連續班/周末班/晚班）：Design for Performance：2025年12月15日..以質量贏得尊重節假日班火熱報名中.....實戰培訓......直播、現場培訓皆可....用心服務..............--即將開課----即將開課，請咨詢客服。

學時

　    ◆課時：共6天,36學時

        ◆外地學員：代理安排食宿（需提前預定）
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        1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、培訓結束后,培訓老師留給學員手機和Email,免費提供半年的技術支持，充分保證培訓后出效果；
        3、培訓合格學員可享受免費推薦就業機會。 ☆合格學員免費頒發相關工程師等資格證書，提升您的職業資質。專注高端培訓13年，曙海提供的證書得到本行業的廣泛認可，學員的能力得到大家的認同，受到用人單位的廣泛贊譽。

　　Design for Performance

課程介紹

參加DFP 設計課程將幫助您創建更多的高性能設計。這一課程將幫助您利用更小規模或更低速度級別的FPGA 中實現您的設計，進而降低系統成本。通過掌握本課程中介紹的工具和設計方法及調試流程，您將能夠更快地創建您的設計、縮短開發調試時間，進而降低開發成本。這一課程建立在 FPGA 設計基礎課程中所講述的原理之上，并包含6 個實驗。

必備條件

        ?? 基本的 HDL 知識(VHDL 或Verilog)
        ?? 在 FPGA 設計原理課程中所教授的技能或系列器件架構中的類似知識
        ?? 與軟件工具流程和全局時序約束相關的某些經驗?? 基本的 HDL 知識(VHDL 或Verilog)
        ?? 基本的 HDL 知識(VHDL 或Verilog)

課程概要

        ?? 通過 Coding Style 有效控制HDL 代碼以及底層硬件的生成方式，在項目前期階段考慮對代碼對性
            能的影響
        ?? 使用 CORE Generator 工具創建優化的內核
        ?? 通過優化系統時鐘域的管理，提高系統的穩定性及可靠性
        ?? 通過使用時序報告來分析設計性能，找出失敗的時序路徑，通過優化代碼，加強全局或局部時序約
            束，達到時序收斂，提升系統穩定性
        ?? 同步設計技巧

實驗介紹

        實驗1．數字時鐘管理單元
        調用 Coregen 定制DCM，將DCM 例化到HDL 設計中。
        實驗2．綜合技術
        體驗不同的綜合選項并觀察結果。可為以下綜合工具提供三種此類實驗：SynplicitySynplify Pro，
        Precision RTL，或 Xilinx XST 綜合工具。
        實驗3． CORE Generator System
       創建一個內核，將內核例化到VHDL 或Verilog 源代碼中，并進行行為級仿真驗證。
        實驗4．全局時序約束
        采用約束編輯器來敲入全局時序約束.
        實驗5．時序收斂
        檢查時序報告并輸入專門路徑時序約束以滿足性能目標。