 Advance FPGA Implementation |
| 入.學.要.求 |
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學員學習本課程應具備下列基礎知識：
◆ 電路系統(tǒng)的基本概念。 |
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班.級.規(guī).模.及.環(huán).境 |
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為了保證培訓效果，增加互動環(huán)節(jié)，我們堅持小班授課，每期報名人數(shù)限5人，多余人員安排到下一期進行。 |
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上課時間和地點 |
上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：深圳大學成教院/ 電影大廈(地鐵一號線大劇院站)【北京分部】：福鑫大樓/北京中山學院 【武漢分部】：佳源大廈（高新二路） 【南京分部】：金港大廈(和燕路)
【成都分部】：領館區(qū)1號（中和大道）
最近開課時間(連續(xù)班/周末班/晚班）：Advance FPGA Implementation：2025年12月15日..以質量贏得尊重節(jié)假日班火熱報名中.....實戰(zhàn)培訓......直播、現(xiàn)場培訓皆可....用心服務..............--即將開課----即將開課，請咨詢客服。 |
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學時 |
◆課時： 共6天,36學時
◆外地學員：代理安排食宿（需提前預定）
☆合格學員免費頒發(fā)相關資格證書，提升您的職業(yè)資質
作為最早專注于嵌入式培訓的專業(yè)機構，曙海嵌入式學院提供的證書得到本行業(yè)的廣泛認
可，學員的能力得到大家的認同。
☆合格學員免費推薦工作
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.最.新.優(yōu).惠. |
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◆團體報名優(yōu)惠措施：兩人95折優(yōu)惠，三人或三人以上9折優(yōu)惠 。注意：在讀學生憑學生證，即使一個人也優(yōu)惠500元。 |
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.質.量.保.障. |
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1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
2、培訓結束后,培訓老師留給學員手機和Email,免費提供半年的技術支持，充分保證培訓后出效果；
3、培訓合格學員可享受免費推薦就業(yè)機會。 ☆合格學員免費頒發(fā)相關工程師等資格證書，提升您的職業(yè)資質。專注高端培訓13年，曙海提供的證書得到本行業(yè)的廣泛認可，學員的能力得到大家的認同，受到用人單位的廣泛贊譽。 |
Design for Performance
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| 課程介紹 |
高級 FPGA 實現(xiàn)涵蓋了ISE 軟件工具套裝和Xilinx 硬件最復雜的內容。這一為期2天的課程中所包含的8 個實驗可為您提供動手實踐經驗，內容將包括Synplify 和XilinxXST 工具。課程要求首先學習 FPGA 設計基礎和面向性能的設計2 門課程。最好具備Verilog 或VHDL 方面的知識，并至少具備6 個月的采用Xilinx 工具和FPGA 的設計經驗。 |
| 必備條件 |
?? 具備 VHDL 或Verilog 方面的中等知識
?? 至少具備 6 個月的使用Xilinx 工具和FPGA 的設計經驗 |
| 課程概要 |
?? 創(chuàng)建并編輯布局邏輯約束和創(chuàng)建時序約束
?? 創(chuàng)建 RPM(Relationally Placed Macros)以提升關鍵路徑的性能
?? 利用有效時鐘電路來對 Spartan 系列的時鐘資源進行管理并優(yōu)化您的系統(tǒng)架構
?? 使用 Floor planner 及采用模塊化設計及增量設計技術來實現(xiàn)高效布局
?? 在FPGA Editor 查看并編輯已有的布線設計，優(yōu)化后布局布線，并實現(xiàn)更有效的Chipscope內嵌測
試，顯著減少調試時間 |
| 實驗介紹 |
實驗1． 時序分析器
創(chuàng)建全局時序約束，閱讀時序報告，添加專門路徑的約束(Multicycle 和False Path)，應用高級實現(xiàn)選
項。
實驗2． UCF
直接向UCF 文件中寫約束，引導實現(xiàn)的性能結果。
實驗3． 腳本控制
將程序命令寫到批處理文件中，來實現(xiàn)設計。然后調整程序轉換，從設計中獲得最大的性能。
實驗4． RPM
在UCF 文件中創(chuàng)建RPM。使用時序分析器發(fā)現(xiàn)不滿足時序約束的路徑，并確定該路徑組成。RLOC 路
徑組成，以創(chuàng)建RPM 并改善路徑的時序。
實驗5． 分治法
利用增量的設計技巧和 Floorplanner 來有效實施“分治法”技巧。
實驗6． FPGA Editor
采用FPGA Editor 來查看并編輯設計。分析CLB 的內容;加探針; 對組件進行刪除，布局，修改;分析長
網絡。
實驗7． 減少時鐘周期，采用所有您獲得的知識來減少時鐘周期延遲。 |
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